A Core-based ATPG Approach For a 5 Million Flop Design

Charles Njinda 

Cisco Systems, Inc. 

San Jose, CA 

www.cisco.com 

ABSTRACT 

Traditional scan-based test techniques are losing ground on 

today's SoC designs. Scaling 

technology and increasing design sizes equate to an overwhelming increase in test data volume, 

test application time and power consumption during test. Today, it becomes almost impossible to 

test a complex SoC design once it reaches manufacturing. Using a core-based divide-and-

conquer approach combined with scan compression and power-aware automatic test pattern 

generation (ATPG) helps to manage complexity, turn-around time, test data volume, test 

application time and power consumption during testing. This paper describes the DFT strategies 

combining core wrappers and scan compression, discusses the core-based ATPG results and 

analyzes the costs and benefits of such an approach.